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基于机器学习的网表级时序预测方法

静态时序分析；随机森林；逻辑综合；网表级

芯片的时序收敛，直接关系到芯片的正确性和性能。在逻辑综合阶段，由于缺少物理布局布线之后的模块位置，布线长度等信息，很难准确预测其对应的 Sign-off 之后的时序，也很难判断逻辑综合阶段的设计变动对后续Sign-off 时延的影响大小，为提高网表级时序分析的准确性，为早期设计中时序优化提供有效的评估指导，提出了一种基于机器学习的方法进行辅助时序预测，包括构建三个模型：Wire delay、Wire slew、Output load。实验结果表明，以Sign-off timing 结果作为参照，我们的方法与商用时序计算工具相比，在网表级别的Wire delay和 Wire slew 预测上，平均相关度提高了 37%-49%。